FPGA

verilog を書いてみた

ruby の言語仕様が HDL から取られたことに気づいた。 複数分岐 ruby case nantara when 0 iyan = 4 when 5 iyan = uhun else ahan = 4 end verilog case nantara 0: iyan = 4; 5: iyan = uhun; default: ahan = 5; endcase数値表現 ruby 0b1010_0101 0xffff…

とりあえず開発ソフトを触ってみる

いろいろな下調べから Altera の Cyclone II にすることにした。Quartus II をインストールして 1chip MSX のソースをコンパイルしたり、 opencores.org にあった 68000 コアをコンパイルしてみた。ハードウェア記述言語のソースってこーなってるのかと感動…